138译码器的工作原理

　　1、输出低电平信号

　　当一个选通端（E1）为高电平，另二个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。输出为Y0至Y7的非，比如：A2A1A0=110时，则Y6输出端输出低电平信号。

　　2、级联24线与32线译码器

　　利用E1、E2和E3可级联扩展成24线译码器，如果外接一个反相器，则可以级联扩展成32线译码器。

　　3、做数据分配器

　　将选通端中的一个作为数据输入端时，74LS138可以作为数据分配器使用。

　　4、扩展内存

　　138译码器用在8086的译码电路中，可以用来扩展内存。

　　138译码器的作用

　　74HC138是一款高速CMOS器件，74HC138引脚兼容低功耗肖特基TTL（LSTTL）系列。

　　74HC138译码器可接受3位二进制加权地址输入（A0，A1和A2），并当使能时，提供8个互斥的低有效输出（Y0至Y7）。

　　74HC138特有3个使能输入端：两个低有效（E1和E2）和一个高有效（E3）。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。

　　利用这种复合使能特性，只需要4片74HC138芯片和1个反相器，就可以实现并行扩展，组合成为一个1-32（5线到32线）译码器。

　　任选一个低有效使能输入端作为数据输入，把其余的使能输入端作为选通端，则74HC138就可以充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。

　　74HC138与74HC238逻辑功能一致，只不过74HC138为反相输出。

　　CD74HC138，CD74HC238和CD74HCT138，CD74HCT238是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。

　　74HC138作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统，在高性能存贮器系统中，这种译码器有助于提高译码系统的效率。

　　将快速赋能电路用于高速存贮器时，译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间，即由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。

　　HC138按照三位二进制输入码和赋能输入条件，从8个输出端中译出一个低电平输出。

　　两个低电平有效的赋能输入端和一个高电平有效的赋能输入端，减少了扩展所需要的外接门或倒相器，扩展成24线译码器不需外接门;扩展成32线译码器，只需要接一个外接倒相器。

　　在解调器应用中，赋能输入端可用作数据输入端。