我们在选择一款符合FPGA应用需要的电源时，必须将很多因素考虑在内。成本、尺寸，以及效率，始终是电源设计过程中需要注意的因素。不过，在FPGA应用中，某些电源轨将会有不同的要求。内核电源轨通常需要在线路、负载和温度范围内保持更加严格的精度。某些电源轨，比如说收发器，对于噪声更加敏感，并且需要将它们的输出保持在特定的噪声阀值以下。还需注意的是，某些具有共模电压的电源轨可组合在一起，并且可以用一个铁氧体磁珠进行隔离，以实现滤波或作为一个负载开关。

当进行符合容限要求方面的设计时，需要将全部的固定和动态运行条件考虑在内。首先，选择一款基准精度少于1%的稳压器，这为客户预留了最大的设计裕量空间来处理负载瞬变等动态运行条件。

在设计高速收发器电源轨时还需谨慎，因为这些灵敏电源轨上的噪声会使性能下降，并且增加抖动。低压降稳压器 (LDO) 是这些电源轨的理想选择。不过，当需要更高电流时，只要输出纹波的典型值在10kHz至80MHz频率范围内保持在10mVpk-pk以下，就可以使用开关电源。专用FPGA数据表将包含与收发器需求相关的详细技术规格。

电源排序是FPGA电源设计时的另外一个重要方面。由于有数个电源轨为FPGA供电，下面推荐的电源序列在启动时汲取最小电流，这反过来防止了对器件的损坏。图2中显示的是针对Virtex 7系列FPGA上的逻辑电路和收发器电源轨的建议加电电源序列。针对Zynq 7000系列SoC的处理器排序显示在图2中。

图1：针对Virtex 7 FPGA的推荐加电序列。*VCCINT and VMGTAVCC可同时加电，只要它们在VMGTAVTT之前启动，它们的加电顺序可以互换。

图2：建议用于Zynq 7000系列SoC的加电序列。

对于Xilinx 7/Zynq 7000系列器件来说，这些电源轨必须具有一个单调上升，并且必须在0.2ms至50ms的周期范围内加电，而对于Xilinx Ultrascale FPGA系列器件来说，这个周期范围在0.2ms到40ms之间。建议断电序列与加电序列的顺序相反。